低壓動態無功補償裝置設計說明

低壓動態無功補償裝置設計說明
現代低壓電網中,感性負荷和衝擊性負荷占相當大的比重,造成電網功率因數降低,電能質量嚴重惡化。究其根本原因是用電負荷工作中無功功率需求量的急劇變化。因此,急需開發一種能快速響應電網無功需求,進行實時跟蹤補償的無功補償裝置。目前無功補償裝置中,采用機械開關(接觸器或斷路器)或複合開關投切電容器的裝置,其響應速度慢,不能實現對無功功率的動態補償;而采用晶閘管投切電容器的裝置,其控製器多為單CPU結構,控製精度和速度難以同時保證。
　　本文介紹的快速型低壓動態無功補償裝置針對電網負荷的快速變化,以DSP芯片作為核心控製器,配合FPGA驅動大功率晶閘管投切電容器。由於采用了無觸點開關過零投切技術,電容器的投切均可實現無過渡過程的平穩投入和退出。因此,本裝置控製精度高(無功功率2級,功率因數0.5級),響應速度快,響應時間不大於13ms,而且可以頻繁地投切動作,能有效地跟蹤補償快速變化的負載,改善電能質量。
　　1 主電路設計
　　本裝置的電容器按照8:4:2:1原則分成四組,可實現15級組合,這種不等容分組方式的優點是利用較少的分組可以得到較小的補償級差。控製電容器投切的無觸點開關由兩隻單向晶閘管反向並聯構成。當晶閘管施加正向電壓,且門極有脈衝觸發信號時,晶閘管導通,電容器投入電網。當觸發脈衝信號去掉後,電流過零或反壓時,晶閘管截止,電容器從電網上切除。這種兩隻晶閘管反向並聯結構與一隻晶閘管和一隻二極管反並聯結構相比,具有投切速度快,晶閘管承受電壓低的優點。另外晶閘管上並聯有RC吸收電路,用於吸收浪湧電流和抑製過電壓。每一電容支路串聯一定容量的電抗器,配置電抗率<0.5%(有時到0.01%～0.02%)的電抗器,主要目的是限製電容器的合閘湧流;配置電抗率為4.5%或6%的串聯電抗器,可抑製5次以上的諧波電流;配置電抗率為12%～13%的串聯電抗器,可抑製3次以上的諧波電流。
　　電容器采用△形接線方式,反向並聯晶閘管采用接在△內部的接法。這種接法的最大優點是流過晶閘管的電流是其它接線方式的,這樣可以有效的降低晶閘管的發熱量。同時這種接法對3次諧波也有抑製作用,對電網不會造成汙染[2]。晶閘管的耐壓值一般按計算,其中K1為電壓欲度,一般取1.1～1.2,K2為電網電壓波動係數,一般取1.15,U為電網線電壓。晶閘管的電流一般按,其中C為電容容量,單位為μF。
　　2 控製係統設計
　　2.1 控製係統硬件設計
　　控製器采用DSP+FPGA的雙CPU結構。電網電壓電流信號經信號調理電路調理後送入DSP的模數轉換器(ADC)。DSP對數據進行采集、處理後得到電網的無功功率、功率因數等物理量,然後根據檢測值的大小以及設置值的大小,產生需要補償的電容器組二進製代碼。FPGA接收到此代碼後,根據同步信號產生高頻驅動脈衝。高頻驅動脈衝經光耦隔離送至脈衝變壓器,最後脈衝變壓器驅動相應的晶閘管導通,電容器投入電網。
　　在整個係統中DSP采用TI公司的TMS320F2812,其工作頻率可達150MHz,並且內部集成12位ADC,能夠實時跟蹤係統參數的變化,迅速完成投切判斷,發出控製命令;並且DSP實時檢測係統各種保護信號,完成故障判斷並處理缺相、過壓、過流、超溫、晶閘管短路、晶閘管斷路等故障,保障係統安全、穩定、快速地運行。FPGA內部主要設計了五個功能模塊:高頻驅動脈衝發生器、同步信號發生器、鎖相環、51單片機和雙口RAM。鎖相環主要是確保DSP的采樣精度,避免頻率波動時的采樣誤差;51單片機主要完成按鍵處理、液晶顯示和串口通訊等功能;雙口RAM用於實現單片機和DSP間的數據交換。FPGA各功能模塊具有並列運行的特點,能夠迅速響應DSP發來的各種信息。
　　2.2 控製策略
　　我國電力行業標準中,按控製物理量不同,低壓無功補償控製器可分為四類:無功功率、無功電流、功率因數、複合型(按兩個及以上物理量組合)。為了能最大限度地利用補償設備提高電網的功率因數,不發生過補償,無投切振蕩,無衝擊,反應靈敏、迅速,保證電壓不超限,本裝置以無功功率、電壓、電流和功率因數綜合判斷作為投切電容器組的主要判據。